Beş kit. 40 nm planar'dan 2 nm nanosheet'e.

Proses tasarım kiti (PDK), bir çip tasarımcısının bir teknoloji üzerinde tasarım yapmak için ihtiyaç duyduğu her şeydir: transistör modelleri, standart hücre kütüphaneleri, zamanlama ve güç verileri, serim kuralları ve her metal katmanın direnç ve kapasitansı. Dökümhane PDK'ları gizlidir, tek bir prosese bağlıdır ve araştırma ya da araç geliştirme için genellikle erişilemez.

Lumees Lab kendi öngörüsel PDK'larını üretir: beş teknoloji nesli için yayımlanmış yol haritalarından ve proses makalelerinden türetilmiş, eksiksiz ve gerçekçi kitler. Bu kitler, Lumina Spice (devre simülasyonu) dahil araçlarımızın teknolojik temelidir. Araçlarımızı hiçbir dökümhaneye bağımlı olmadan tam tasarımlar üzerinde geliştirmek, test etmek ve kalibre etmek için bu kitleri kullanırız.

Beş kit, son on beş yılın dört transistör mimarisini kapsar: planar bulk, tamamen tükenmiş yalıtkan üstü silisyum (FD-SOI), FinFET ve kapısı her yönden saran (gate-all-around) nanosheet'ler. Birlikte, baştan sona tek bir yöntem kullanarak tasarım davranışının bir nesilden diğerine nasıl değiştiğini incelememizi sağlarlar.

Nasıl üretiyoruz

Her kit için kaynaklı tek bir tanım. Her kit tek bir teknoloji tanımıyla başlar. Bu tanımdaki her değer (besleme gerilimi, kapı aralığı, oksit kalınlığı, metal aralıkları, transistör hedefleri) kökenini taşır:

• kaynaklı: bir yol haritasından (ITRS, IRDS), yayımlanmış bir proses makalesinden ya da kamuya açık bir araştırma kitinden alınmıştır;
• türetilmiş: kaynaklı değerlerden numaralı ve belgelenmiş bir kuralla hesaplanmıştır;
• açık: henüz bir kaynağa dayanmıyor; bu şekilde gösterilir ve kaynaklanana kadar takip edilir.

Hiçbir değer sessizce varsayılan olarak bırakılmaz.

Elle çizilmez, üretilir. Transistör modelleri kaynaklı hedeflere göre fit edilir. Standart hücreler, her kitin serim kurallarına uyan kendi üretecimizle yerleştirilir ve yönlendirilir. Zamanlama ve güç kütüphaneleri, üretilen serimlerin netlist'lerinden, ara bağlantı parazitikleri dahil karakterize edilir.

Bağımsız referanslarla denetlenir. Her kit, fit edilmediği yayımlanmış verilerle karşılaştırılır. Her kütüphane hücre hücre denetlenir: çizilmiş serimden çıkarılan mantık fonksiyonu, serim kuralları ve gerçek mantık yollarının transistör seviyesi simülasyonuna karşı zamanlama. Bu denetimlerin bulduğu her hata, nedeni ve düzeltmesiyle belgelenir.

Tasarımı gereği dürüst. Bunlar öngörüsel kitlerdir: gerçekçi ve kendi içinde tutarlıdır, ancak hiçbir dökümhanenin silikonuna kalibre edilmemiştir ve belirli bir ticari prosesin modeli değildir.

Her kitte neler var

• Cihaz modelleri: BSIM4 (planar), BSIM-IMG (FD-SOI, arka kapıyla) ve BSIM-CMG (FinFET, nanosheet), proses köşeleriyle
• Standart hücre kütüphaneleri: mantık, ardışıl ve fiziksel hücreler; birden çok eşik gerilimi türü ve hücre yüksekliği, X1–X8 sürüş güçleri
• Zamanlama ve güç kütüphaneleri (Liberty); proses, gerilim ve sıcaklık köşelerinde
• Ara bağlantı yığını: boyut etkili özdirenç ve kapasitans tablolarıyla her metal katman
• Tasarım görünümleri: GDS serimleri, LEF özetleri, teknoloji LEF'i, CDL ve SPICE netlist'leri, Verilog modelleri, katman haritaları
• Kitin kendi verilerinden üretilen, kit başına bir teknik sayfa

Kablolar neden her nesilde daha önemli

Kablolar küçüldükçe mikrometre başına dirençleri hızla artar: metalin kesiti küçülür, elektronlar da yüzeylerde ve tane sınırlarında saçılır. 6 ve 2 nm'de pek çok yolu transistörler değil, kablolar sınırlar. Kitlerimiz bu boyut etkisini her katman için modeller; böylece kitler üzerindeki zamanlama da bu etkiyi görür.

Kitler üzerine araştırmalar

Her kit öne çıkan bir analiz taşır: