Lumina CDC · Saat ve reset alanları

Saat alanı geçişleri bulunur, açıklanır ve kısıtlarınıza göre denetlenir.

Lumina CDC, her flop'un saatini ve asenkron reset'ini kaynağına kadar izler ve flop'lar arasındaki veriyi takip eder. Senkronizörleri tanır, güvenli olduğunu gösteremediği her geçişi açıklar ve SDC ya da XDC dosyanızı kısıtladığı tasarıma göre denetler. Başlamak için kısıt dosyası gerekmez.

Test partneri olun Bizimle görüşün

lumlintCONNECTED

# alanları ve tüm geçişleri listeleyin

$ lumlint -f rtl.f --top chip_top --dump-clocks --dump-cdc

# kısıt dosyasını RTL'e göre denetleyin

$ lumlint -f rtl.f --top chip_top --sdc chip.sdc

# henüz kısıt yok: başlangıç için bir XDC üretin

$ lumlint -f rtl.f --top fpga_top --write-xdc timing.xdc --sdc-style groups

Saat ve reset alanları kılavuzundaki komutlar

CDC · RDC: tek analiz
SDC · XDC: okunur, denetlenir, üretilir
Denetlenir: kısıtlar RTL'e göre
JSON: araçlarınız için saatler ve geçişler

Yetenekler

Lumina CDC neleri denetler

Senkronizörler tanınır

İki flop'lu senkronizörler, kaydırmalı register'lar ve senkronizör hücreleri yapıdan tanınır. Geçen her bit senkronize, senkronizörden önce mantık içeren, bir el sıkışmayla korunan ya da senkronize edilmemiş olarak sınıflandırılır.

Çok bitli geçişler

Bit bit senkronize edilen bir bus, kaynak register'ı Gray kodlu değilse raporlanır.

Reset alanı geçişleri

Flop'un saatinden bağımsız, asenkron olarak bırakılan resetler, tek katlı reset senkronizörleri ve reset'i hedef flop'u resetlemeyen kaynaklardan gelen veri.

Kısıtlar RTL'e göre denetlenir

Hiçbir şeyle eşleşmeyen nesneler, hiç tanımlanmamış saatler, kaynağı yanlış üretilmiş saatler, gecikmesi olmayan portlar ve senkronize edilmemiş bir geçişi gizleyen clock group'lar ya da false path'ler.

Kısıtlar tasarımdan üretilir

Başlangıç için bir SDC ya da XDC: create_clock, üretilmiş saatler, her geçiş için set_max_delay -datapath_only ya da asenkron clock group'lar; her komutun yanında nedenini açıklayan bir yorum.

Formal ile kanıtlanır

Analizin işaretlediği bir geçişin güvenli olduğunu Lumina Formal kanıtlayabilir ya da hatayı gösterebilir; multicycle yollar varsayılmaz, kanıtlanır.

Yapının gösteremediğini siz söyleyin

Senkron clock group'lar, neredeyse statik konfigürasyon register'ları, birlikte aktif olan resetler, reset sıralaması ve izolasyon sinyalleri.

Araçlarınız için tasarım verisi

Saatler, geçişler, durum makineleri ve netlist; script'ler, panolar ve yapay zekâ ajanları için sürümlü JSON olarak.

Teknik ayrıntılar

Her geçiş nasıl sınıflandırılır

Senkronize
Diğer alandan yalnızca kablolar üzerinden gelir ve bir senkronizörün ilk katına girer
Senkronizörden önce mantık
Aynısı, ancak kaynakla senkronizör arasında mantık var: raporlanır
Korunan
Senkronize bir el sıkışma ya da FIFO kontrolüyle korunur
Senkronize edilmemiş
Diğer her durum: geçen yoluyla birlikte raporlanır
Çok bitli
Gray kodlu olmayan bir register'dan bit bit senkronize edilen bir bus: raporlanır

Sınıf	Anlamı
Senkronize	Diğer alandan yalnızca kablolar üzerinden gelir ve bir senkronizörün ilk katına girer
Senkronizörden önce mantık	Aynısı, ancak kaynakla senkronizör arasında mantık var: raporlanır
Korunan	Senkronize bir el sıkışma ya da FIFO kontrolüyle korunur
Senkronize edilmemiş	Diğer her durum: geçen yoluyla birlikte raporlanır
Çok bitli	Gray kodlu olmayan bir register'dan bit bit senkronize edilen bir bus: raporlanır

Kısıt dosyası tasarıma göre denetlenir

Nesneler
Dosyada olup tasarımda hiçbir şeyle eşleşmeyen portlar, hücreler, pinler ya da net'ler
Saatler
Tasarımda olup dosyada tanımlanmayan ya da yanlış tanımlanan saatler
G/Ç gecikmeleri
Gecikmesi tanımlanmamış girişler ve çıkışlar
İstisnalar
Güvensiz bir geçişi gizleyen clock group'lar ya da false path'ler ve hiçbir istisnanın kapsamadığı geçişler

Denetim	Neyi bulur
Nesneler	Dosyada olup tasarımda hiçbir şeyle eşleşmeyen portlar, hücreler, pinler ya da net'ler
Saatler	Tasarımda olup dosyada tanımlanmayan ya da yanlış tanımlanan saatler
G/Ç gecikmeleri	Gecikmesi tanımlanmamış girişler ve çıkışlar
İstisnalar	Güvensiz bir geçişi gizleyen clock group'lar ya da false path'ler ve hiçbir istisnanın kapsamadığı geçişler

Sorular

Sık sorulan sorular

Saat alanı geçişi nedir?

Bir saatteki flop'un gönderdiği ve onunla ilişkisiz başka bir saatteki flop'un yakaladığı sinyaldir. Senkronizör yoksa yakalayan flop metastabil olabilir ve hata yalnızca silikonda, nadiren ve rastgele ortaya çıkabilir. CDC analizi bu yolları, yeniden üretime mal olmadan önce RTL'de bulur.

Reset alanı geçişi nedir?

Farklı resetlerle sıfırlanan flop'lar arasında taşınan veri ya da sıfırladığı flop'ların saatine bakılmadan bırakılan bir reset'tir. Bir reset aktifken diğer alan çalışmaya devam ederse, hedef flop değişmekte olan bir değeri yakalayabilir.

Başlamak için kısıt dosyası gerekir mi?

Hayır. Kısıt dosyası yoksa, siz senkron olduklarını belirtmedikçe her saat kendi alanıdır; böylece her geçişi görürsünüz. Saatleri zamanlama analizinin yaptığı gibi ilişkilendirmek ve dosyanın kendisini denetlemek için SDC ya da XDC dosyanızı --sdc ile ekleyin.

FPGA tasarımlarında çalışır mı?

Evet. XDC dosyalarındaki SDC komutlarını okur, XDC üretir; FPGA kural paketi de dokunun saat ve reset yapısı için denetimler ekler.

Kendi tasarımınızı Lumina'da ilk siz çalıştırın.

Lansmandan önce küçük bir grup tasarım ekibiyle çalışıyoruz. Siz gerçek tasarımlarınızı çalıştırırsınız, bulduğunuz sorunları biz düzeltiriz; test senaryolarınız da her derlemenin geçmesi gereken testlerin parçası olur.

Test partneri olun Lumina'nın tamamı