Çip front-end'inin tamamı. Tek araçta. Mühendisler ve yapay zekâ ajanları için.
Yazın, lint'ten geçirin, simüle edin, kanıtlayın, kapsamını ölçün, hatasını ayıklayın. Lumina'da RTL'iniz, ilk satırından sign-off'a hazır hale gelene kadar tek bir sistemde kalır: SystemVerilog, VHDL, SystemC ve analog tek simülasyonda; lint ve CDC siz yazarken; formal kanıtlar aynı tasarım üzerinde. Her sonuç, bir mühendisin ya da yapay zekâ ajanının okuyup hemen harekete geçebileceği biçimde gelir.
- ✕Araçları birbirine bağlayan script'ler yok
- ✕Beş ayrı tedarikçinin lisans tablosu yok
- ✕İkinci derleme yok
Spesifikasyonunuzla netlist'iniz arasındaki her şey.
Çoğu ekip front-end akışını, hiçbir zaman bir arada çalışmak için tasarlanmamış araçlardan kurar: lint için bir araç, CDC için bir başkası, her dil için ayrı bir simülatör, kendi derlemesini isteyen bir formal aracı ve bambaşka bir formatta kapsam verisi. Lumina ise tasarımınızın tek bir modelini kullanan tek bir sistemdir.
Lumina Sim
SystemVerilog, Verilog, VHDL, SystemC ve analog tek simülasyonda. UVM, OSVVM, UVVM, cocotb.
Lumina Lint
Yüzlerce kural, FPGA ve ASIC kural paketleri; sonuçlar siz yazarken editörünüzde.
Lumina CDC
Saat ve reset alanı geçişleri, SDC ve XDC dosyalarınıza göre denetlenir.
Lumina Formal
Assertion'lar ya kanıtlanır ya da bir karşı örnekle çürütülür; multicycle yollar da kanıtlanır.
Kapsam analizi
Fonksiyonel, kod, ifade, koşul ve FSM kapsamı; koşular arasında birleştirilir ve sıralanır.
Hata ayıklama
Dalga formları, kaynak kod ve sürücüler tek görünümde, zaten kullandığınız editörde.
Lumina Reg
SystemRDL ya da IP-XACT'ten register'lar: RTL, C başlık dosyaları, UVM modelleri ve dokümantasyon.
Lumina Spice
Dijital tasarımınızın sürdüğü analog bloklar, aynı koşuda.
Lumina Protect
IP'niz, müşterinizin kullandığı her IEEE 1735 uyumlu araç için şifrelenir.
Tek tasarım modeli. Ayrı ayrı satın alıp birbirine entegre etmeniz gereken ürünler değiller. Tek kurulum, tek lisans ve tek derlemeyle hepsi birlikte çalışır.
Regresyonu artık ajanınız çalıştırabilir.
Yapay zekâ kodlama ajanları, ancak çağırabildikleri araçlar ve okuyabildikleri sonuçlar kadar iyidir. Lumina, insanlar kadar makineler tarafından da kullanılmak üzere tasarlandı.
- Bir MCP sunucusu.Planlanıyor Lumina, Model Context Protocol'ü destekler. Claude'u ya da MCP destekleyen herhangi bir ajanı Lumina'ya bağlayın; ajan bir tasarımı derleyebilir, lint ve CDC çalıştırabilir, simülasyon başlatabilir, başarısız olan assertion'ı okuyabilir, dalga formunda belirli bir zamandaki sinyali sorgulayabilir, kapsam boşluklarını inceleyebilir ve formal motordan karşı örnek isteyebilir.
- Ajanın işleyebileceği sonuçlar.Kapsam ve test verileri planlanıyor Bulgular JSON ve SARIF olarak gelir. Tasarımın saatleri, geçişleri, durum makineleri ve netlist'i JSON olarak. Kapsam ve test sonuçları da ayıklanacak log satırları olarak değil, yapılandırılmış veri olarak.
- Kanıtıyla birlikte yanıtlar. Her bulgu dosyayı, satırı, kuralı ve nedenini taşır. Her hata da zamanı, sinyali ve değeri. Ajan belirtiye bakıp tahmin yürütmez, nedeni düzeltir.
- Kendi kendine kapanan döngü. Ajan RTL yazar, Lumina denetler; ajan sonucu okuyup düzeltir, Lumina yeniden denetler. İnceleme turları değil, dakikalar.
- Python, C ve editör protokolleri. Her motor için bir Python modülü, bir C API'si, editörler için Language Server Protocol ve simülasyonda adım adım ilerlemek için Debug Adapter Protocol. Script'lerden, notebook'lardan, CI'dan ya da kendi ajanlarınızdan kullanın.
Kontrol sizde kalır: ajanlar, mühendislerinizin gördüğü araçların ve kanıtların aynısıyla çalışır ve her koşu kayıt altına alınır.
- 1lumina.compile(top="uart_bridge")elaborated
- 2lumina.cdc(sdc="constraints/top.sdc")1 unsafe crossing
- 3rtl/uart_rx.sv:88 rx_valid clk_uart → clk_sys no synchronizer
- 4rtl/uart_rx.sv rx_valid için 2 flop'lu senkronizör ekle
- 5lumina.cdc()0 unsafe crossings
- 6lumina.sim(test="burst_test")UVM_ERROR 0
{
"rule": "CDC-UNSYNC",
"file": "rtl/uart_rx.sv",
"line": 88,
"signal": "rx_valid",
"from": "clk_uart",
"to": "clk_sys",
"why": "single-bit crossing with no synchronizer"
}Çipinizde kullandığınız her dil, tek simülasyonda.
Bir VHDL entity'si bir SystemVerilog modülünü örnekleyebilir; o modül bir SystemC modelini, SystemC modeli de bir analog bloğu. Her dil kendi kurallarını korur: VHDL'in dokuz mantık değeri ve delta çevrimleri, SystemVerilog'un çizelgeleme bölgeleri, SystemC'nin süreçleri ve TLM soketleri. Sarmalayıcı yok. Bakımını yapmanız gereken köprüler yok.
SystemVerilog ve Verilog
Tasarım ve testbench dilinin tamamı: sınıflar, arayüzler, clocking blokları, kısıtlar, covergroup'lar ve eşzamanlı assertion'lar.
VHDL
VHDL-2008 ve 2019; std_logic'in dokuz değeri, konfigürasyonlar, external name'ler, force ve release ile VHDL'in tanımladığı çalışma zamanı denetimleri.
SystemC
SystemC modelleri RTL'inizle aynı koşuda; sinyal portları ve TLM-2.0 soketleri üzerinden, tek bir çekirdek tarafından zamanlanır.
Analog ve karma sinyal
Verilog-A modülleri ve SPICE netlist'leri Lumina Spice ile çözülür; dijital taraf ihtiyaç duyduğu her zaman adımında devrededir.
Mevcut testbench'inizi getirin. Hiçbir parçasından vazgeçmeyin.
Lumina, açık doğrulama kütüphanelerini yayımlandıkları haliyle çalıştırır. UVM ortamınız, OSVVM bileşenleriniz, cocotb testleriniz: hepsi olduğu gibi çalışır.
- UVM
- 1.2 ve IEEE 1800.2, register modelleri dahil.
- OSVVM ve UVVM
- VHDL ekipleri için; scoreboard'ları, kapsam yapıları ve doğrulama bileşenleriyle.
- cocotb ve Python
- VPI üzerinden; ayrıca bir simülasyonu doğrudan yönetmek için Python modülü.
- DPI-C ve VPI
- C modelleri, referans algoritmalar ve kendi araçlarınız için.
- Assertion'lar
- SVA ve PSL ile, kapsamlarıyla birlikte. PSL planlanıyor
- Kapsam
- fonksiyonel, satır, toggle, ifade, koşul ve durum makinesi; koşular arasında birleştirilir ve en çok katkı sağlayan testlere göre sıralanır. ifade · koşul · FSM · sıralama planlanıyor
Örnek çıktı
En pahalıya mal olan hatalar, en son bulunanlardır.
Lint ve CDC, simülatörün kullandığı tasarım modelinin aynısı üzerinde çalışır; bu yüzden her kayıtta çalıştırmak ucuzdur. Lint'in işaretlediği bir saat alanı geçişinin güvenli olduğunu formal motor kanıtlayabilir ya da hatayı gösterebilir. Kısıt dosyası, kısıtladığı tasarıma göre denetlenir; henüz yoksa tasarımdan üretilir.
Lint
FPGA, ASIC ve emniyet kritik tasarım için kural paketleriyle.
CDC ve RDC
senkronizörler tanınır, güvensiz geçişler açıklanır.
SDC ve XDC
saatler, false path'ler ve multicycle yollar RTL'e göre denetlenir; multicycle yollar formal motorla kanıtlanır.
Formal
assertion'lar tüm girdiler için kanıtlanır ya da kısa bir izle çürütülür.
Yalnızca hatayı değil, nedenini bulun.
Etkileşimli hata ayıklama
- Editörünüzde dalga formları: dalga formları, imleç zamanındaki değerleriyle kaynak kod ve hiyerarşi tek pencerede.Planlanıyor
- Sürücüler ve yükler: yanlış bir değerden, o değeri yazan sürece ve satıra geri gidin.Planlanıyor
- Kesme noktaları ve adım adım ilerleme: SystemVerilog ve VHDL kodunda, terminalden ya da editörden.
- Checkpoint'ler: uzun bir koşuyu istediğiniz anda kaydedin, bir sonraki denemeye oradan başlayın.
- Dalga formlarının yanında bulgular: lint ve CDC sonuçları, ilgili oldukları sinyallerin üzerinde.
Kapı seviyesi ve sign-off
- Kapı seviyesi simülasyon: SDF zamanlaması ve zamanlama denetimleriyle.
- FPGA üretici kütüphaneleri: derlenmiş ve test edilmiş halde; üretici IP'si içeren bir simülasyon ilk seferde çalışır.Planlanıyor
- Şifreli IP: IEEE 1735 ile okunur ve yazılır.
- Güç tanımı: IEEE 1801 UPF ile simülasyonda.Planlanıyor
Ekiplerin gerçek çalışma biçimine göre tasarlandı.
- MevcutLinuxx86-64
- PlanlanıyorWindowsx86-64
- PlanlanıyormacOSApple silicon
Floating lisanslar
Lisanslar bir lisans sunucusu üzerinden ekipçe paylaşılır; özellikleri ihtiyaç duydukça açarsınız.
CI için tasarlandı
Regresyon sunucularının log ayıklamadan okuyabileceği çıkış kodları, raporlar ve kapsam veritabanları.
İzlenebilir sonuçlar
Her test doğruladığı gereksinime bağlanır, her koşu saklanır. Bir sürümün kararı hafızaya değil, kanıta dayanır.
Şeffaf test süreci
Yayımlanmış doğrulama kütüphanelerine ve açık tasarımlara karşı sürekli denetlenir; her sonuç kaydedilir.
Kendi tasarımınızı ilk siz çalıştırın.
Lansmandan önce küçük bir grup tasarım ekibiyle çalışıyoruz. Siz gerçek tasarımlarınızı çalıştırırsınız, bulduğunuz sorunları biz düzeltiriz; test senaryolarınız da her derlemenin geçmesi gereken testlerin parçası olur.
Çip ve FPGA girişimleri
Açık kaynak simülatörlerle çalışan, lint, CDC ve formal'a altı haneli bütçeler ayırmadan ulaşmak isteyen ekipler.
Tasarım hizmetleri
Pek çok müşteri için VHDL ve SystemVerilog'da birlikte çalışan firmalar.
Araştırma grupları
Eğitim, araştırma ve tape-out için tek bir araç isteyen laboratuvarlar.
Test partner programı
Program ayrıntılarıTasarım partneri
Lumina'yı üretim tasarımlarınız üzerinde birlikte geliştirelim.
- Lumina sisteminin tamamı: her motor, her derleme, çıktığı anda
- Lumina geliştiricileriyle doğrudan mühendislik kanalı
- Öncelikli değerlendirme: tasarımınızı engelleyen sorun ilk önce çözülür
- Test senaryolarınız her derlemenin geçmesi gereken testlere eklenir
Değerlendirme partneri
Sürüm adaylarını kendi tasarımlarınızda test edin.
- Lumina sürüm adayı derlemeleri
- Mühendislik takipli hata kayıt sistemine erişim
- Bildirdiğiniz senaryolar regresyon paketine eklenir
- Sürüm notları ve erken dokümantasyon
Lumina'nın arkasındaki teknoloji ve etrafındaki IP ekosistemi.
Lumees Lab'in ürettiği her şeyde aynı kanıta dayalı yöntem işler: silikon IP gibi doğrulanan yapı taşları, her değeri izlenebilen proses kitleri ve partnerlerimizden gelen, Lumina'da test edilmiş IP ve VIP'ler.